本人的研究组以人机融合智能系统与大算力芯片架构为科研目标，同时面向5G边缘计算的智能、安全应用开展RISC-V等开源芯片技术的产学研合作。
人类与机器之间的交互关系已成为一个重要的科学问题，人们必须探索通过更加合理的人机关系来增强人机作为协同系统完成指定任务、改造环境的能力。芯片已成为人类最重要的工具之一，如何让芯片具有智能，如何让芯片在人机融合智能系统中发挥关键性作用是当前亟待研究的前沿性课题。
随着大模型的出现，智能系统又发生了新的飞跃，而大模型的部署对芯片算力提出了前所未有的极高要求。因此，迫切需要瞄准大算力芯片，开展其计算、存储、互连架构的前沿探索。另外，硬件架构感知的算法映射与编译优化也是发挥大算力芯片效能的关键技术。
开源芯片是未来芯片设计行业的重要趋势，它将带来芯片设计方法学和芯片产业生态链的革命性变化，从而有效支持人工智能、物联网、5G等新一代信息技术和数字经济发展。产教融合的开源实践项目将成为培养集成电路设计人才的重要途径。
欢迎有志于探索科学问题、从事技术创新和锻炼工程实践能力的同学加入！招收有微电子、电路与系统、计算机科学、智能科学等相关背景的硕士生、博士生、科研助理、博士后。
了解智能体系架构与开源芯片的相关工作，欢迎访问本研究组的知乎专栏（IA&C Lab@Fudan）：https://zhuanlan.zhihu.com/c_1236963527866175488
近期正在承担的主要科研项目：
1.作为首席科学家承担了国家重点研发计划“光电子与微电子器件及集成”重点专项“高能效人机交互芯片技术”项目
2.作为项目负责人承担了国家自然科学基金重点项目“自感知自组织异构众核智能芯片的互连与存储技术研究”
3.作为项目负责人承担了国家自然科学基金面上项目“机器学习芯片系统的弹性能效技术研究”
4.作为课题负责人参与承担了国家自然科学基金人工智能基础研究应急管理项目“高效深度神经网络处理的架构、电路与器件协同设计技术研究”
5.作为课题负责人参与承担了国家自然科学基金重点项目“持续感知芯片的安全可信关键技术”
6.围绕RISC-V处理器和人工智能加速器等开源芯片技术的产学研合作项目
研究方向：
1.人机融合智能系统：1）人机融合智能系统的建模和测评技术；2）基于视觉与语音特征及人体行为的人机交互智能算法与芯片；3）基于生物医电信号的人机交互智能算法与芯片
2.大算力芯片体系架构设计方法学：1）基于Chiplets的大芯片架构探索与ESL（Electronic System Level）设计方法；2）面向高并行、大算力应用的DSA（Domain Specific Architecture）体系架构设计；3）高能效人工智能处理器的设计空间探索（Design Space Exploration）与编译优化技术（AI Compiler）
3.开源芯片技术：1）基于RISC-V指令架构的处理器扩展设计技术与SoC系统定制集成方法；2）面向人工智能边缘计算的数据并行处理器开源芯片设计；3）面向5G安全和隐私计算的有限域代数处理器开源芯片设计
教育背景：
复旦大学，微电子学与固体电子学专业，理学博士学位
学术经历：
2016年12月-至今合乐HL8注册登录，研究员
2012年12月-2016年11月合乐HL8注册登录，副研究员
2006年07月-2012年11月复旦大学信息科学与工程学院，助理研究员
2010年曾赴欧洲国际微电子中心（IMEC）和比利时鲁汶大学进修访问
荣誉称号：
上海领军人才
科研获奖：
华为“珠峰会战”挑战难题火花奖，2023
深圳市科技进步奖二等奖，2023
教学获奖：
复旦大学本科教学成果奖特等奖，2022
上海市优秀教学成果奖一等奖，2022
国家级教学成果奖二等奖，2022
学术兼职：
中国计算机学会计算机工程与工艺专委会常务委员
中国密码学会密码芯片专委会委员
天津市先进计算芯片技术企业重点实验室学术委员会委员
微电子领域知名学术期刊Microelectronics Journal编委会委员
电子学报编委会委员
近期以第一作者和通信作者发表的主要期刊论文（part）:
[1] Yongliang Zhang, Yitong Rong, Xuyang Duan, Zhen Yang, Qiang Li, Ziyu Guo, Xu Cheng, Xiaoyang Zeng, Jun Han, “An Energy-Efficient BNN Accelerator With Two-Stage Value Prediction for Sparse-Edge Gesture Recognition”, IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 71, no. 1, pp. 320-333, Jan. 2024
[2] Xuyang Duan, Yufan Chen, Menghan Li,Yitong Rong, Ruiqi Xie, Jun Han, “UArch: A Super-Resolution Processor With Heterogeneous Triple-Core Architecture for Workloads of U-Net Networks”, IEEE Transactions on Biomedical Circuits and Systems, vol. 17, no. 3, pp. 633-647, June 2023
[3] Chao Fu, Li Wan, Jun Han, “LosaTM: A Hardware Transactional Memory Integrated With a Low-Overhead Scenario-Awareness Conflict Manager”, IEEE Transactions on Parallel and Distributed Systems, vol. 33, no. 12, pp. 4849-4862, 1 Dec. 2022
[4] Yifan Zhao, Ruiqi Xie, Guozhu Xin, Jun Han, “A High-Performance Domain-Specific Processor With Matrix Extension of RISC-V for Module-LWE Applications”, IEEE Transactions on Circuits and Systems I: Regular Papers,vol. 69, no. 7, pp. 2871-2884, July 2022
[5] Ruiqi Xie, Jun Yin, Jun Han, “DyGA: A Hardware-efficient Accelerator with Traffic-aware Dynamic Scheduling for Graph Convolutional Networks”, IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 68, no. 12, pp. 5095-5107, Dec. 2021
[6] Jun Yin, Jun Han, Ruiqi Xie, Chenghao Wang, Xuyang Duan, Yitong Rong, Xiaoyang Zeng, Jun Tao, “MC-LSTM: Real-time 3D Human Action Detection System for Intelligent Healthcare Applications”, IEEE Transactions on Biomedical Circuits and Systems, vol. 15, no. 2, pp. 259-269, Apr. 2021
[7] Guozhu Xin, Jun Han, Tianyu Yin, Yuchao Zhou, Jianwei Yang, Xu Cheng, Xiaoyang Zeng, VPQC: A Domain-Specific Vector Processor for Post-Quantum Cryptography Based on RISC-V Architecture, in IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 67, no. 8, pp. 2672-2684, Aug. 2020
[8] Bingyi Zhang, Jun Han, Zhize Huang, Jianwei Yang, Xiaoyang Zeng, “A Real-time and Hardware-efficient Processor for Skeleton-based Action Recognition with Lightweight Convolutional Neural Network”, IEEE Transactions on Circuits and Systems II: Express Briefs, 66(12), pp. 2052-2056, Dec. 2019.
[9] Jun Han, Yicheng Zhang, Shan Huang, Mengyuan Chen, Xiaoyang Zeng, “An Area-Efficient Error-Resilient Ultra-Low-Power Subthreshold ECG Processor”, IEEE Transactions on Circuits and Systems II: Express Briefs 63(10), pp 984-988, 2016/10
[10] Jun Han, Renfeng Dou, Lingyun Zeng, Shuai Wang, Zhiyi Yu, Xiaoyang Zeng, A Heterogeneous Multicore Crypto-Processor With Flexible Long-Word-Length Computation, IEEE Transactions on Circuits and Systems I: Regular Papers, 62(5), pp 1372-1381, 2015/5
[11] Jun Han, Yang Li, Zhiyi Yu, Xiaoyang Zeng, A 65 nm Cryptographic Processor for High Speed Pairing Computation, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 23(4), pp 692-701, 2015/4
[12] Jun Han, Shuai Wang, Wei Huang, Zhiyi Yu, Xiaoyang Zeng, “Parallelization of Radix-2 Montgomery Multiplication on Multicore Platform”, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 21(12), pp 2325-2330, 2013/12
[13] Yao Zou, Jun Han, Sizhong Xuan, Shan Huang, Xinqian Weng, Dabin Fang, Xiaoyang Zeng, An Energy-Efficient Design for ECG Recording and R-Peak Detection Based on Wavelet Transform, IEEE Transactions on Circuits and Systems II: Express Briefs, , 62(2), pp 119-123, 2015/2
[14] Gaowei Xu, Jun Han, Yao Zou, Xiaoyang Zeng, A 1.5-D Multi-Channel EEG Compression Algorithm Based on NLSPIHT, IEEE Signal Processing Letters, 22(8), pp 1118-1122, 2015/8
[15] Renfeng Dou, Jun Han, Yifan Bo, Zhiyi Yu, Xiaoyang Zeng, “An Efficient Implementation of Montgomery Multiplication on Multicore Platform With Optimized Algorithm, Task Partitioning, and Network Architecture”, IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 22(11), pp 2245-2255, 2014/11
[16] Zou Yao, Han Jun, Weng Xinqian, Zeng Xiaoyang, “An Ultra-Low Power QRS Complex Detection Algorithm Based on Down-Sampling Wavelet Transform”, IEEE Signal Processing Letters, 20(5), pp 515-518, 2013/5
[17] Song Wang, Xu Cheng, Zi-Yu Guo, Jun Han, “A foreground digital calibration algorithm for time-interleaved ADCs with low computational complexity”, Microelectronics Journal, Vol. 136, 2023
[18] Qiang Li, Jun Tao, Jun Han, “SPARK: An automatic Score-Power-Area efficient RISC-V processor microarchitecture SeeKer”, Microelectronics Journal, Vol. 132, 2023,
[19] Fu Chao, Zhou Yuchao, Han Jun, “A hardware-efficient dual-source data replication and local broadcast mechanism in distributed shared caches”, Microelectronics Journal, vol. 118, December 2021
[20] Zhang Yong-Liang, Li Qiang, Zhang Hui, Wang Wei-Zhen, Han Jun, Zeng Xiao-Yang, Cheng Xu, A 28nm, 397W real-time dynamic gesture recognition chip based on RISC-V processor, Microelectronics Journal, vol. 116, October 2021
[21] Jianwei Yang, Fan Dai, Jielin Wang, Jianmin Zeng, Zhang Zhang, Jun Han, Xiaoyang Zeng, “Countering power analysis attacks by exploiting characteristics of multicore processors”, IEICE Electronics Express, Volume 15 (2018) Issue 7
[22] Zhang Yuli, Han Jun, Weng Xinqian, He Zhongzhu, Zeng Xiaoyang, “Design approach and implementation of application specific instruction set processor for SHA-3 blake algorithm”, IEICE Transactions on Electronics, v E95-C, n 8,pp 1415-1426, August 2012
[23] Zhou Weina, Dai Lin, Zou Yao, Zeng Xiaoyang, Han Jun, “A high speed reconfigurable face detection architecture based on adaboost cascade algorithm”, IEICE Transactions on Information and Systems, v E95-D, n 2, pp 383-391,February 2012
